CONCEPTION ET VERIFICATION D'UN MODELE VHDL POUR UN SYSTEME DE CONTROLE-COMMANDE F/H (2026-186144)

Description de l'offre

Contexte :
La R&D d’EDF à Chatou contribue aux activités de rénovation du contrôle-commande du parc nucléaire dans le cadre de la prolongation de la durée de vie des installations. Ces travaux visent à garantir la pérennité, la sûreté et la maintenabilité des systèmes de contrôle-commande utilisés dans les centrales nucléaires.
Dans ce contexte, un modèle VHDL représentant le comportement d’un équipement de contrôle-commande a été développé dans le cadre d’une thèse de recherche. Ce modèle constitue un support d’étude permettant d’analyser et de comprendre le fonctionnement de l’équipement ainsi que ses mécanismes internes. La confiance accordée à ce modèle nécessite toutefois une démarche rigoureuse de validation afin de s’assurer qu’il représente fidèlement le comportement attendu de l’équipement et qu’il peut être utilisé dans les futurs travaux de recherche et d’ingénierie.

Objectif :
L’objectif du stage est de contribuer à la validation d’un modèle VHDL représentant le comportement d’un équipement de contrôle-commande. Le/la stagiaire sera amené(e) à compléter, simplifier puis vérifier le modèle existant en développant une méthodologie de test et de vérification permettant de démontrer que le modèle simplifié conserve le même comportement que le modèle de référence.

Etapes :
1)    Analyse du modèle existant : prise en main du modèle VHDL développé dans le cadre de la thèse et étude de la documentation technique relative à l’équipement modélisé.

2)    Complétion du modèle VHDL : identification des fonctionnalités manquantes ou incomplètes et mise à jour du modèle en s’appuyant sur la documentation disponible ;

3)    Développement d’un modèle simplifié : identification des abstractions pertinentes, conception et implémentation d’une version simplifiée du modèle VHDL ;

4)    Conception d’une méthodologie de vérification : définition d’un référentiel de scénarios de test, mise en place d’une stratégie de comparaison entre le modèle de référence et le modèle simplifié, développement d’une méthodologie de vérification basée sur des méthodes formelles afin de démontrer l’équivalence fonctionnelle des comportements observés ;

5)    Implémentation du modèle sur un FPGA ;

6) Évaluation et documentation : analyse des résultats obtenus, formalisation des limites, hypothèses et conclusions de l’étude, rédaction d’un rapport détaillant les travaux réalisés.